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邏輯實現

主FPGA邏輯實現

主FPGA邏輯設計主要包括2個方面:其一是驅動CPCI接口芯片，上傳被測試系統(由從FPGA轉發的)發送的命令以及接收從CPCI接口下發的模擬器配置命令;其二是與從FP-GA通信接口的設計。被測試系統發送給從FPGA的每條命令由2個字節表示:命令號和命令參數。由于主FP-GA需要收集4路通道(即2片從FPGA模擬的4條拖纜)的命令提供給零槽軟件進行顯示，這就需要有一種機制可以區分當前顯示的命令是由哪個通道發送的。主FPGA邏輯設計采用添加通道號頭部的方式進行命令區分，即將原先的每條命令2個字節擴展為3個字節，在原始命令號和命令參數之前加上一個通道號。主FPGA邏輯框圖如圖2所示。

從FPGA邏輯實現

單板拖纜模擬器設計中使用了2片從FP-GA進行數據模擬，每片從FPGA負責2條拖纜數據的模擬任務。從FPGA邏輯需要完成命令接收(從被測試系統)、命令轉發(給主FPGA)、命令解析、根據命令產生所需求波形的原始模擬數據、原始模擬數據的后處理(幅度縮放，加入噪聲等)、模擬數據發送接口芯片的驅動等功能。基于以上設計要求，在具體實現中從FP-GA在功能上被劃分為命令接收接口模塊、命令解析模塊、模擬數據產生模塊、數據發送接口模塊、主FPGA通信接口模塊。各模塊之間的交互關系如圖3所示。設計中對于不同時鐘域的數據交互采用FIFO進行隔離。命令接收接口模塊和數據發送接口模塊負責光電接收和發送芯片的驅動。主FPGA通信接口模塊負責將從被測試系統接收的命令轉發給主FPGA，同時從主FPGA接收零槽軟件配置的控制參數。主從FPGA通信接口的設計采用了同步方式，由主FPGA統一提供主從通信接口模塊的工作時鐘。數據位寬設計為8bit(FPGA可用管腳數資源限制)，即每個時鐘沿可以傳輸8bit數據。命令解析模塊負責解析從兩個方向到達的命令:被測試系統發送的命令和零槽軟件配置的控制參數。每條命令由2個字節組成:命令號和命令參數。命令解析模塊每次以2個字節為單位從命令FIFO中讀取命令，并進行解析，解析完成后，將命令按內部默認協議格式寫入模擬數據產生模塊，從而對數據模擬行為(如波形類型，幅度變換率等)進行控制。數據模擬模塊是整個系統設計中的核心模塊，完成大容量數據模擬的工作。該模塊根據配置參數按要求產生原始波形，對波形進行后處理，按被測試系統協議格式將波形數據組成一個帶發送的幀，最后將數據幀寫入數據FIFO中，由發送接口驅動模塊將數據通過光或電接口發送給被測試系統。誠如上文所述，數據模擬模塊原始波形的生成采用了ROM預存原始波形的設計方式?；诖嗽O計方式，從FPGA邏輯設計中數據模擬模塊及其相關部分的詳細設計結構如圖4所示。數據幀合成子模塊實際上是整個數據模擬模塊的控制模塊，其根據配置參數讀取狀態表、原始波形表，控制進行幅度縮放、噪聲疊加，最后根據被測試系統協議格式完成數據幀的構建。數據幀后處理子模塊則根據出錯模式參數對合成后數據幀進行微調，如在數據幀中刪減一個字節或改變幀中某個控制字節值等。

仿真結果

系統仿真是驗證系統設計是否正確的重要環節，也是對設計中可能存在的問題的檢測。本系統仿真的目的主要有如下2條:其一是檢測系統在極端和異常條件下(如配置的數字包個數超過系統的允許范圍)的工作狀態;其二，由于系統本身的作用是驗證另1個系統的工作情況，所以必須首先保證本系統自身的正確性，故仿真目的之二就是對系統自身的設計正確性進行驗證?；谝陨显O計思想實現后的整個模擬器系統的仿真結果(部分圖示)如圖5，6所示。圖5仿真中，模擬器系統被配置為產生一個正弦波。將產生的模擬數據字節按被測試系統要求格式組合成點序列，并將Modelsim顯示方式設置為模擬波形方式，可直接查看模擬系統產生的輸出波形。從圖中可以看到邏輯產生了比較完美的正弦波形。圖6所示仿真中，模擬系統被配置為產生初至波，即預存的從前海試中實際采集得到的波形數據，從仿真得到的結果圖形看，與實際波形完全一致!系統仿真結果表示本文所闡述的設計思想以及在此基礎上的實現是正確的及可行的。經過與被測試系統的實際聯合調試，基于以上設計思想的模擬器實現成功地滿足了系統要求:1ms采樣率，4s采樣長度，模擬12000m拖纜長度，5s內上傳完配置的波形數據;且模擬器系統兼容了實際拖纜工作中的所有命令并對其進行了正確響應。

本文作者：曹桂平1，2宋克柱1，2楊俊峰1，2王硯方1，2作者單位：1中國科學院核探測技術和核電子學重點實驗室2中國科技大學近代物理系快電子實驗室